CMOS电路中，存在寄生的三极管PNPN,它们相互影响在VDD与GND间产生一低阻通路，形成大电流，烧坏芯片这就是闩锁效应。
闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。避免闩锁的方法就是要减小衬底和N阱的寄生电阻，使寄生的三极管不会处于正偏状态。
静电是一种看不见的破坏力，会对电子元器件产生影响。ESD 和相关的电压瞬变都会引起闩锁效应（latch-up），是半导体器件失效的主要原因之一。
如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。这就是所谓的“闩锁效应”。在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。
Latch up闩锁效应触发原因：
1. 芯片一开始工作时VDD变化导致nwell和P substrate间寄生电容中产生足够的电流，当VDD变化率大到一定地步，将会引起Latch up。
2. 当I/O信号变换超过VDD-GND范围，会有较大电流产生，也会触发Latch up
3. ESD静电泄放时，会从保护电路中引入载流子到阱和衬底中，也会触发Latch up
4. 负载过大，VDD或GND突变时也可能会触发Latch up
5. 阱侧面漏电流过大，也会触发Latch up
Latch-up产生机制和抑制方法：
Latch-up产生机制
1.输入或输出电压（I/O的信号）高于VDD电压，芯片产生大电流，导致latch-up;
2.ESD静电加压，可能会从保护电路中引入少量带电载流子到阱或衬底中，导致latch-up;
Latch-up抑制方法
1.保持低于芯片的绝对最大额定值。
2.使用氧化物隔离槽(oxide trench)和掩埋氧化物(buried oxide)层隔离NMOS和PMOS器件：
3.如果不能使用oxide trench，可以使用guard rings。多子GuardRing ： P+ Ring环绕NMOS并接GND； N+ Ring环接PMOS并接VDD。使用多子保护环可以降低Rwell和Rsub的阻值，且可以阻止多数载流子到基极。
少子GuardRing ： 制作在N阱中的N+ Ring环绕NMOS并接VDD; P+ Ring环绕PMOS并接GND。 使用少子保护环可以减少因为少子注入到阱或衬底引发的闩锁。
4.减小正反馈环路的增益。减小寄生晶体管的放大倍数和Rw/Rs阻值都可以有效降低环路增益。增加阱和衬底掺杂浓度以降低Rwell和Rsub， 例如，使用逆向掺杂阱。使NMOS和PMOS保持足够的间距来降低引发SCR的可能。Sub接触孔和Well接触孔应尽量靠近源区。以降低Rwell和Rsub的阻值。
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