CPLD实现数字滤波及抗干扰的设计图解

发布时间：2022-02-15 20:22:30
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CPLD实现数字滤波及抗干扰的设计图解

滤波和抗干扰是任何智能仪器系统都必须考虑的问题，在传统的应用系统中，滤波部分往往要占用较多的软件资源和硬件资源;而复杂可编程逻辑器件(CPLD)的出现，很好地解决了这一个问题。采用CPLD 实现滤波是一种高效可靠的方法，本文介绍了利用MAX+PLUS Ⅱ对CPLD编程来实现对传感器和按键信号滤波和抗干扰。

1.滤波和抗干扰概述

在单片机应用系统输入信号中，常含有种种噪声和干扰，它们来自被测信号源、传感器、外界干扰源等。为了提高测量和控制精度，必须消除信号中的噪声和干扰。噪声有两大类：一类为周期性的;另一类为不规则的。前者的典型代表为50Hz的工频干扰，一般采用硬件滤波，使用积分时间等于20ms的整数倍的双积分A/D转换器，可有效地消除其对信号的影响。后者为随机信号，它不是周期信号，可用数字滤波方法予以消弱或滤除。

所谓数字滤波，就是通过一定的计算或判断程序来减少干扰信号在有用信号中的比重，故实际上它是一种软件滤波。硬件滤波具有效率高的优点，但要增加系统的投资和设备的体积，当干扰的性质改变时我们往往不得不重新搭接电路;软件滤波是用程序实现的，不需要增加设备，故投资少、可靠性高、稳定性好，并且可以对频率很低的信号实行滤波，随着干扰的性质改变只需修改软件即可，具有灵活、方便、功能强的优点，但要占用系统资源、降低系统的工作效率。一个传统的实际系统，往往采用软件和硬件相结合的滤波方法，这种结合是在两者的优缺点之间寻找一个平衡点。

2.采用CPLD设计

2.1 传感器信号滤波

由于要对传感器信号进行数字滤波，CPLD要引入时钟信号。因而对CPLD定义一输入端clki，作为数字滤波器的计数脉冲输入端。clki由单片机定时器1定时产生500Hz脉冲。以一路为例，泵冲信号滤波部分如图1所示。

图1 泵冲信号滤波部分

oo0为经电平转换后接近开关输出的信号。当oo0为低电平时，说明泵1未动作，封锁三端与门，时钟信号clki无法通过，计数器bcn3n不计数。同理，当aa4为高电平时，亦封锁三端与门(至于aa4如何变化及作用下文有介绍)。故当oo0为高、aa4为低时，clki接通计数器CLK端。当oo0和clr端任意一个为低时，计数器清零。计数器bcn3n由MAX+PLUSII的文本编辑器编辑，其文本如下：

其输出aa［4..0］等于计数器当前的计数值。aa4就是aa［4..0］的最高位当计数值达到10H(十六进制)时，即aa4为高电平时，三端与门封锁，计数器保持10H不变，除非有清零信号。其波形如图2所示。

图2 泵冲信号滤波部分波形图

由波形可知，oo0为高，计数器开始计数。对于小的脉冲，计数器的最高位即aa4为低，认为是干扰信号;只有当aa4为"1"时才认为oo0的脉冲信号有效，并通过aa4将时钟脉冲阻断，使计数器值不再增加。这样做是为了防止由于oo0的脉冲不定宽，使aa4的电平不定，后面无法进行处理。还应注意的是，把oo0引入了清零信号。当信号有较多毛刺时，若oo0为低时不清零则使计数器不断累加，积累到一定程度，使aa4为1，系统将认为有一有效脉冲信号，产生误动作。

2.2中断申请信号产生

中断申请信号由图3电路生成。

图3 中断申请信号生成电路

图中四个计数器的最高位接四端或门，只要有一路信号为高，或门输出就为高，并经过非门，输出低电平，接于D触发器的时钟端。D触发器的D端始终为高电平。D触发器为上升沿触发器，若输入D为1，在时钟脉冲的上升沿，把"1"送入触发器，使Q="1"。只有在CLRN端的clr信号有效时，D触发器清零，Q="0"。其波形如图4所示。