由于早期应用于模拟计算机中，用以实现数学运算，故得名“运算放大器”。运放是一个从功能的角度命名的电路单元，可以由分立的器件实现，也可以实现在半导体芯片当中;其也是模拟采样数据电路的关键部分，如开关电容滤波器、∑-∆调制器以及pipelinedA/D转换器等。在这些模拟电路中，速度和精度是两大要因素，而这两方面的因素都是由运放的各种性能来决定的。一般而言，对这两方面的优化，很可能会导致指标要求互相制约。
简单来讲，长沟道、低偏置电流、多级运放可以实现高增益，然而会导致多个极点;而高单位增益带宽电路又要求短沟道、高偏置电流、单极点电路来实现。针对这种矛盾，cascode 结构的运放应运而生，cascode 结构本身就具备频率特性好、主极点由负载电容决定(不需要内部补偿)、在各种放大器结构中功耗最低等优点，能够在不降低单位。增益带宽的情况下提高电路的直流增益，从而满足各方面的需要。然而，随着集成电路的发展，为了不断改善电路性能，对运放的各指标的要求也就越来越高，人们提出了带有增益自举结构的cascode 运放。本文的电路实现就是以增益自举结构为基础的。
1.引言
运放在实际应用中，系统往往要求它能够驱动一定的负载电容，并有最小可接受的相位裕量及输出动态幅度，再加上速度方面的优化，总之要使系统能够达到一定的速度和精度指标。
速度优化方面，主要就是合理地设计晶体管的宽长比，以及在功耗允许的情况下提供足够的电流，使运放的转换速率和单位增益带宽达到最大值。转换速率是电流的线性函数，而单位增益带宽在给定负载电容后，仍和偏置电流﹑输入晶体管的宽长比，以及电路寄生电容等参数有关。如图1所示，M4、M5源级的寄生电容所引入的非主极点影响了整个运放的相位裕量，而相位裕量的值又影响到整个电路的单位增益带宽，因此合理地设置各晶体管的尺寸以尽量减小寄生电容值也是非常重要的。理论证明，晶体管M4、M2的过驱动电压比例在0.4/0.6~0.3/0.7之间较佳。
图1 采用增益自举技术的运放结构图
2.增益自举电路
cascode 结构是一种应用于高频领域的运算放大器，然而随着特征尺寸越来越小，这种结构在应用于高精度的pipelined AD 等电路时，要达到符合要求的直流增益就比较困难。增益自举技术恰好弥补了这一缺点，它大大增加了输出阻抗，却并不增加额外的共源共栅器件。
以图1为例，其电压增益可写为(不加增益自举的情况):
这里的Gm 可以近似看作输入MOS管M3的跨导。
有了增益自举电路后，重写运放的电压增益：
这种方式可以使运放的电压增益增大几个数量级，同时，只要增益自举运放的单位增益带宽大于主运放的-3db 带宽，那么增益自举的应用就不会影响到主运放的单位增益带宽了;而且，opn(图1中NMOS部分的反馈放大器)与M4、M5形成一个闭环反馈，如果opn速度太快，可能会导致运放稳定性方面的问题。
3.电路实现部分
图1给出了本文设计的运放结构图，它在两级cascode 结构的基础上应用了增益自举技术，因此更好地提高运放的直流增益。在传统的增益自举技术上，需要额外实现4个单输入输出的运算放大器，这样就很大程度地增加了线路的复杂性、功耗和面积，同时在利用电流镜进行双端转单端的过程中，也消耗了运放的动态幅度，不利于电路的设计和实现。这里采用两个全差分输入输出的运放作为有源的cascode反馈，由于左右两端完全对称的结构，并在版图上作对称实现，从而可以减小相应的晶体管间由于不匹配所引入的噪声。
此运放在两个差分输入管的漏端各增加了一个分流MOS管，用于改善运放的非线性，但是这种结构是以牺牲功耗为代价的。
在全差分运算放大器中，输出共模电平对器件的特性和失配相当敏感，而且它不能通过差动反馈来达到稳定，因此必须通过增加共模反馈网络来检测二个输出端的共模电平，通过检测结果有根据地调节放大器的某个偏置电流，从而使运放正常工作，此运放采用传统开关电容共模反馈网络，其结构如图2所示。
图2 开关电容共模反馈多路
用于增益自举的反馈放大器电路结构如图3所示。以opn为例，它采用双输入/输出的foldedcascode 结构，部分偏置内部产生，电流源的偏置由外部偏置电路统一提供;为了简化设计，这里采用单个晶体管作为共模反馈控制，即在opn放大器差分输入管的两端并联了一个与输入管几何尺寸完全相同的MOS管，此MOS管的栅极控制电压为偏置电路提供的固定电平(同时控制M2,M3的漏端电压，使运放稳定工作),通过对运放各晶体管的优化匹配性设计，可以使差分输入管的直流电平基本与固定电平相等，误差可以控制在2mv以内，再加上主运放cascode管的反馈控制，最终可以达到控制增益自举运放输入输出电平固定的目的;考虑到驱动能力的问题，opp和opn的电流也不能太小。
图3 用于增益自举的反馈放大器电路结构图
为了提供最大的输出摆幅，opp采用NMOS的输入差分对，opn采用PMOS的输入差分对;且为达到一定的单位增益带宽，反馈放大器差分输入对的沟道长度均采用较小尺寸;同时，为优化运放性能，降低运放的功耗，反馈放大器晶体管的宽度和电流按比例缩小到主运放的1/3。
这种全差分结构的反馈放大器不再使用电流镜，从而改善了运放内部节点的动态特性，内部电路所产生的不匹配只会影响共模电平的建立，这也将被高共模抑制比的全差分运算放大器所抑制。
4.仿真结果及版图
图4给出了用hspice仿真的带有增益自举结构运放差分开环情况下的幅频和相频特性。图5给出了在有无增益自举结构两种情况下，运算放大器能够达到的放大倍数，可以看到，仿真结果和理论研究基本相符，在未加增益自举结构时，运放仅能达到60db左右的放大倍数，增加之后，可以达到120db 以上的放大倍数，这基本可以满足一般高精度电路对运算放大器放大倍数的要求。图6给出了本运算放大器的版图设计。
图4 幅频和相频特性
图5 有无增益自举结构的直流电压增益
图6 运算放大器版图设计
表1详细列举了本运放差分开环增益、动态输出幅度、单位增益带宽等各个不同的指标。
结束语
以上就是高性能运算放大器的设计介绍了。采用0.35um CMOS工艺仿真实现。由于增益自举结构的运用，运放的开环增益提高了60几个db;反馈放大器采用了不同类型的差分输入对，使运放的动态电压幅度得到改善，而单管共模反馈结构也降低了整个电路的功耗。随着集成电路的发展，带有增益自举结构的运算放大器正在越来越多显示它的优越性。
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