图14.23(a)为- CMOS反相器，上方PMOS的栅极与下方NMOS的栅极相连，两种器件皆为加强型MOSFET；对PMOS器件而言，阈值电压VTn小于零，而对NMOS器件而言，阈值电压VTn大于零（通常阈值电压约为1/4VDD）．当输入电压Y1为接地或是小的正电压时，PMOS器件导通(PMOS栅极-地间的电势为-VDD，较vTp更小)，而NMOS为关闭状态．因而，输出电压Vo十分接近VDD。（逻辑1）．当输入为VDD时，PMOS(Vcs=0)为关闭状态，而NMOS为导通状态(Vi=VDD，>VTn)．所以，输㈩电压Vn等于零（逻辑），CMOS反相器有一个共同的特性：即在任一的逻辑状态，在由VDD到接地间的串联途径上，其中有一个器件是不导通的，因而在任一稳定逻辑状态下，只要小的漏电流；只要在MOS开关电源状态时，两个器件才会同时导通，也才会有明显的电流流过CMOS反相器．因而，均匀功率耗费相当小，只要几纳瓦，当每个芯片上的器件数日增加时，功率耗费变成一个主要限制要素．低功率耗费就成为CMOS电路最吸收人的特征．
图14. 23(b)为CMOS反相器的规划．图14.23(c)则为沿着A-A，的器件截面图，在这个工艺中，先在n型衬底上停止p型注入掺杂而构成一个P型阱（或p型槽）.p型掺杂浓度必需足够高才干过度补偿(overcompensate)n型衬底的背景浓度(backgrounddoping).关于p型阱的n沟道MOSFET，工艺则与前面所提过的相同，关于p沟道MOSFET而言，注入B、或(BF2)、离子至n型衬底构成源极与漏极，而As+离子则可用于沟道离子注入来调整阈值电压及在p沟道器件左近的场氧化层下构成n+沟道阻断，由于制造p沟道MOS-FET需求p阱和其他的步骤，所以制造CMOS电路的工艺步骤数是NMOS电路的两倍，因而，我们在工艺复杂性与降低功率耗费间需有所取舍，
除了上述的1，阱，另一个替代办法是在1，型衬底内构成n阱，如图14.24(a)所示．在这个，隋况下，n型掺杂浓度必需足够高才干过度补偿p型衬底的背景浓度（即ND>NA）．不论用p阱还是n阱，在阱中的沟道迁移率会衰退，由于迁移率是由全部掺杂浓度（NA十ND）决议的．最近有一种办法为在轻掺杂的衬底内注入两个别离的阱，如图14. 24(b)所示．这个构造称为双阱(twin tubs).由于在任一阱中都不需求过度补偿，所以能够得到较高的迁移率。
一切CMOS电路都有寄生双极型晶体管所惹起的闩锁（latchup，或译栓锁）问题．一个可有效防止闩锁问题的工艺技术为运用深沟槽隔离( deep trench isola-tion)，如图14. 24(c)所示，在此技术中，应用各向异性反响离子溅射刻(anisotropicreactivesputteretching)刻蚀出一个比阱还要深的隔离沟槽．接着在沟槽的底部和侧壁上生长热氧化层，然后淀积多晶硅或二氧化硅以将沟槽填满，这个技术消弭了闩锁现象，由于n沟道与p沟道器件被深沟槽隔分开来，以下将讨论关于沟槽隔离的细致步骤与相关的CMOS工艺.
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