在解析电路设计误区之前，我们先来看看电子电路设计基本流程。
1、先分析所要实现的功能，并对其功能进行归类整合，明确输入变量、输出变量和中间变量。
2、提出电路的功能要求，明确各功能块的功能及其相互间的连接关系，并作框图设计。
3、确定或者设计各单元电路，确定其中的主要器件，给出单元电路图。
4、整合各单元电路，规范设计统一的供电电路即电源电路，并做好级联的设计。
5、设计详尽电路全图，确定全部元器件并给出需用元器件清单。
6、根据元器件和电路设计印制电路板图，并给出相应的元器件分布图、接线图等。如果是整机的，一般还要提供整机结构图。
7、实现工艺比较复杂以及有特殊工艺要求的，需要给出工艺要求说明，或者给出工艺设计报告。
8、进行业余设计或者属于单体实验开发类的电路设计时，还要经过调试与测试。并给出实验与测试的结果。
9、写出设计说明书或者设计报告。
集成电路设计流程
1、电路设计
依据电路功能完成电路的设计。
2、前仿真
电路功能的仿真，包括功耗，电流，电压，温度，压摆幅，输入输出特性等参数的仿真。
3、版图设计（Layout）
依据所设计的电路画版图。一般使用Cadence软件。
4、后仿真
对所画的版图进行仿真，并与前仿真比较，若达不到要求需修改或重新设计版图。
5、后续处理
将版图文件生成GDSII文件交予Foundry流片。
电路设计误区解析
电路设计误区（一）
误区一：这板子的PCB 设计要求不高，就用细一点的线，自动布吧。
点评：自动布线必然要占用更大的PCB 面积，同时产生比手动布线多好多倍的过孔，在批量很大的产品中，PCB 厂家降价所考虑的因素除了商务因素外，就是线宽和过孔数量，它们分别影响到PCB 的成品率和钻头的消耗数量，节约了供应商的成本，也就给降价找到了理由。
电路设计误区（二）
误区二：这些总线信号都用电阻拉一下，感觉放心些。
点评：信号需要上下拉的原因很多，但也不是个个都要拉。上下拉电阻拉一个单纯的输入信号，电流也就几十微安以下，但拉一个被驱动了的信号，其电流将达毫安级，现在的系统常常是地址数据各32位，可能还有244/245 隔离后的总线及其它信号，都上拉的话，几瓦的功耗就耗在这些电阻上了。
电路设计误区（三）
误区三：CPU 和FPGA的这些不用的I/O 口怎么处理呢？先让它空着吧，以后再说。
点评：不用的I/O 口如果悬空的话，受外界的一点点干扰就可能成为反复振荡的输入信号了，而MOS 器件的功耗基本取决于门电路的翻转次数。如果把它上拉的话，每个引脚也会有微安级的电流，所以最好的办法是设成输出（当然外面不能接其它有驱动的信号）。
电路设计误区（四）
误区四：这款FPGA还剩这么多门用不完，可尽情发挥吧。
点评：FGPA的功耗与被使用的触发器数量及其翻转次数成正比，所以同一型号的FPGA在不同电路不同时刻的功耗可能相差100 倍。尽量减少高速翻转的触发器数量是降低FPGA功耗的根本方法。
电路设计误区（五）
误区五：这些小芯片的功耗都很低，不用考虑。
点评：对于内部不太复杂的芯片功耗是很难确定的，它主要由引脚上的电流确定，一个ABT16244，没有负载的话耗电大概不到1 毫安，但它的指标是每个脚可驱动60毫安的负载（如匹配几十欧姆的电阻），即满负荷的功耗最大可达60*16=960mA ，当然只是电源电流这么大，热量都落到负载身上了。
电路设计误区（六）
误区六：存储器有这么多控制信号，我这块板子只需要用OE和WE信号就可以了，片选就接地吧，这样读操作时数据出来得快多了。
点评：大部分存储器的功耗在片选有效时（不论OE和WE如何）将比片选无效时大100 倍以上，所以应尽可能使用CS来控制芯片，并且在满足其它要求的情况下尽可能缩短片选脉冲的宽度。
电路设计误区（七）
误区七：这些信号怎么都有过冲啊？只要匹配得好，就可消除了。
点评：除了少数特定信号外（如100BASE-T 、CML ），都是有过冲的，只要不是很大，并不一定都需要匹配，即使匹配也并非要匹配得最好。象TTL 的输出阻抗不到50欧姆，有的甚至20欧姆，如果也用这么大的匹配电阻的话，那电流就非常大了，功耗是无法接受的，另外信号幅度也将小得不能用，再说一般信号在输出高电平和输出低电平时的输出阻抗并不相同，也没办法做到完全匹配。所以对TTL 、LVDS、422 等信号的匹配只要做到过冲可以接受即可。
电路设计误区（八）
误区八：降低功耗都是硬件人员的事，与软件没关系。
点评：硬件只是搭个舞台，唱戏的却是软件，总线上几乎每一个芯片的访问、每一个信号的翻转差不多都由软件控制的，如果软件能减少外存的访问次数（多使用寄存器变量、多使用内部CACHE 等）、及时响应中断（中断往往是低电平有效并带有上拉电阻）及其它争对具体单板的特定措施都将对降低功耗作出很大的贡献。
电路设计误区（九）
误区九：CPU 用大一点的CACHE ，就应该快了。
点评：CACHE 的增大，并不一定就导致系统性能的提高，在某些情况下关闭CACHE 反而比使用CACHE 还快。原因是搬到CACHE 中的数据必须得到多次重复使用才会提高系统效率。所以在通信系统中一般只打开指令CACHE ，数据CACHE 即使打开也只局限在部分存储空间，如堆栈部分。同时也要求程序设计要兼顾CACHE 的容量及块大小，这涉及到关键代码循环体的长度及跳转范围，如果一个循环刚好比CACHE 大那么一点点，又在反复循环的话，那就惨了。
电路设计误区（十）
误区十：存储器接口的时序都是厂家默认的配置，不用修改的。
点评：BSP 对存储器接口设置的默认值都是按最保守的参数设置的，在实际应用中应结合总线工作频率和等待周期等参数进行合理调配。有时把频率降低反而可提高效率，如RAM 的存取周期是70ns，总线频率为40M 时，设3 个周期的存取时间，即75ns即可；若总线频率为50M 时，必须设为4 个周期，实际存取时间却放慢到了80ns。
电路设计误区（十一）
误区十一：这个CPU 带有DMA 模块，用它来搬数据肯定快。
点评：真正的DMA 是由硬件抢占总线后同时启动两端设备，在一个周期内这边读，那边写。但很多嵌入CPU 内的DMA 只是模拟而已，启动每一次DMA 之前要做不少准备工作（设起始地址和长度等），在传输时往往是先读到芯片内暂存，然后再写出去，即搬一次数据需两个时钟周期，比软件来搬要快一些（不需要取指令，没有循环跳转等额外工作），但如果一次只搬几个字节，还要做一堆准备工作，一般还涉及函数调用，效率并不高。所以这种DMA 只对大数据块才适用。
电路设计误区（十二）
误区十二：100M的数据总线应该算高频信号，至于这个时钟信号频率才8K，问题不大。
点评：数据总线的值一般是由控制信号或时钟信号的某个边沿来采样的，只要针对这个边沿保持足够的建立时间和保持时间即可，此范围之外有干扰也罢过冲也罢都不会有多大影响（当然过冲最好不要超过芯片所能承受的最大电压值），但时钟信号不管频率多低（其实频谱范围是很宽的），它的边沿才是关键的，必须保证其单调性，并且跳变时间需在一定范围内。
电路设计误区（十三）
误区十三：既然是数字信号，边沿当然是越陡越好。
点评：边沿越陡，其频谱范围就越宽，高频部分的能量就越大；频率越高的信号就越容易辐射（如微波电台可做成手机，而长波电台很多国家都做不出来），也就越容易干扰别的信号，而自身在导线上的传输质量却变得越差，因此能用低速芯片的尽量使用低速芯片。
电路设计误区（十四）
误区十四：信号匹配真麻烦，如何才能匹配好呢？
点评：总的原则是当信号在导线上的传输时间超过其跳变时间时，信号的反射问题才显得重要。信号产生反射的原因是线路阻抗的不均匀造成的，匹配的目的就是为了使驱动端、负载端及传输线的阻抗变得接近。但能否匹配得好，与信号线在PCB 上的拓扑结构也有很大关系，传输线上的一条分支、一个过孔、一个拐角、一个接插件、不同位置与地线距离的改变等都将使阻抗产生变化，而且这些因素将使反射波形变得异常复杂，很难匹配，因此高速信号仅使用点到点的方式，尽可能地减少过孔、拐角等问题。
模拟电路设计注意事项
（1）为了获得具有良好稳定性的反馈电路，通常要求在反馈环外面使用一个小电阻或扼流圈给容性负载提供一个缓冲。
（2）积分反馈电路通常需要一个小电阻（约560欧）与每个大于10pF的积分电容串联。
（3）在反馈环外不要使用主动电路进行滤波或控制EMC的RF带宽，而只能使用被动元件（最好为RC电路）。仅仅在运放的开环增益比闭环增益大的频率下，积分反馈方法才有效。在更高的频率下，积分电路不能控制频率响应。
（4）为了获得一个稳定的线性电路，所有连接必须使用被动滤波器或其他抑制方法（如光电隔离）进行保护。
（5）使用EMC滤波器，并且与IC相关的滤波器都应该和本地的0V参考平面连接。
（6）在外部电缆的连接处应该放置输入输出滤波器，任何在没有屏蔽系统内部的导线连接处都需要滤波，因为存在天线效应。另外，在具有数字信号处理或开关模式的变换器的屏蔽系统内部的导线连接处也需要滤波。
（7）在模拟IC的电源和地参考引脚需要高质量的RF去耦，这一点与数字IC一样。但是模拟IC通常需要低频的电源去耦，因为模拟元件的电源噪声抑制比（PSRR）在高于1KHz后增加很少。在每个运放、比较器和数据转换器的模拟电源走线上都应该使用RC或LC滤波。电源滤波器的拐角频率应该对器件的PSRR拐角频率和斜率进行补偿，从而在整个工作频率范围内获得所期望的PSRR。
（8）对于高速模拟信号，根据其连接长度和通信的最高频率，传输线技术是必需的。即使是低频信号，使用传输线技术也可以改善其抗干扰性，但是没有正确匹配的传输线将会产生天线效应。
（9）避免使用高阻抗的输入或输出，它们对于电场是非常敏感的。
（10）由于大部分的辐射是由共模电压和电流产生的，并且因为大部分环境的电磁干扰都是共模问题产生的，因此在模拟电路中使用平衡的发送和接收（差分模式）技术将具有很好的EMC效果，而且可以减少串扰。平衡电路（差分电路）驱动不会使用0V参考系统作为返回电流回路，因此可以避免大的电流环路，从而减少RF辐射。
（11）比较器必须具有滞后（正反馈），以防止因为噪声和干扰而产生的错误的输出变换，也可以防止在断路点产生振荡。不要使用比需要速度更快的比较器（将dV/dt保持在满足要求的范围内，尽可能低）。
（12）有些模拟IC本身对射频场特别敏感，因此常常需要使用一个安装在PCB上，并且与PCB的地平面相连接的小金属屏蔽盒，对这样的模拟元件进行屏蔽。注意，要保证其散热条。
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